如何使用Questa仿真器编译运行单个Verilog/SystemVerilog文件

你之前直接用vsim my_module.v失败是因为vsim是仿真启动工具，只能加载已经编译好的模块，不能直接处理未编译的源文件。正确流程是先编译再仿真，具体命令序列如下：

1. 编译源文件 #

使用vlog命令编译Verilog（.v）或SystemVerilog（.sv）文件：

• 编译单个Verilog文件：

  vlog my_module.v
  

• 编译单个SystemVerilog文件：

  vlog my_module.sv
  

• 编译多个混合类型文件：

  vlog top_module.v sub_module.sv
  

• 指定编译目标库（默认是work库，一般无需额外指定）：

  vlog -work work my_module.v
  

编译成功后，源文件会被转换成Questa可识别的仿真对象，存放在指定库中。

2. 启动仿真 #

用vsim加载编译好的模块（注意是模块名，不是源文件名）：

• 启动命令行模式仿真：

  vsim my_module
  

• 启动图形界面仿真（更直观，适合调试）：

  vsim -gui my_module
  

• 模块不在默认work库时需指定库名：

  vsim custom_lib.my_module
  

3. 运行仿真 #

进入vsim交互环境后，执行以下命令运行仿真：

• 运行所有仿真时间（直到触发$finish或无事件）：

  run -all
  

• 运行指定时长（比如100纳秒）：

  run 100ns
  

常见可选参数 #

• 编译时加-sv强制按SystemVerilog标准解析文件：

  vlog -sv my_module.sv
  

• 编译时加-debug开启调试信息，方便后续仿真调试：

  vlog -debug my_module.v
  

内容的提问来源于stack exchange，提问作者Moberg