Verilog变量作用域疑问：任务内$display为何打印全局sig而非局部sig

问题代码 #

module tb; 
  reg[1:0] sig; 
  
  task task1(sig); 
    reg[1:0] sig = 2;
    $display("signal = %0b", sig); 
  endtask 
  
  initial begin 
    sig = 3; 
    task1(sig); 
    $display("signal after running display() task = %0b", sig); 
  end 
endmodule

原因分析 #

核心问题是任务形式参数与内部局部变量命名冲突，且形式参数优先级更高：

• 你定义的task task1(sig);里的sig是任务的形式参数，在Verilog的作用域规则中，形式参数的优先级高于任务内部声明的同名局部变量，会直接“遮蔽”内部变量。
• 调用task1(sig)时，全局变量sig（值为3）被传递给任务的形式参数sig，因此任务内的$display会优先引用这个传入的参数值，而非你试图声明的局部变量sig=2。
• 额外注意：任务内部reg[1:0] sig = 2;的声明是无效的——因为形式参数已经占用了sig这个标识符，编译器不会处理这个局部变量声明，相当于这行代码没起作用。

修正方案 #

方案1：修改局部变量名，避免冲突

module tb; 
  reg[1:0] sig; 
  
  task task1(sig); 
    reg[1:0] local_sig = 2;
    $display("signal = %0b", local_sig); 
  endtask 
  
  initial begin 
    sig = 3; 
    task1(sig); 
    $display("signal after running display() task = %0b", sig); 
  end 
endmodule

方案2：无需传参时移除形式参数

如果任务不需要接收外部参数，直接去掉任务的形式参数即可：

module tb; 
  reg[1:0] sig; 
  
  task task1; 
    reg[1:0] sig = 2;
    $display("signal = %0b", sig); 
  endtask 
  
  initial begin 
    sig = 3; 
    task1; 
    $display("signal after running display() task = %0b", sig); 
  end 
endmodule

内容的提问来源于stack exchange，提问作者ss77