Verilog与VHDL切片方向不一致导致Vivado仿真报错咨询

场景复现 #

我有一个包含无约束std_logic_vector端口的VHDL实体，被一个明确定义端口宽度为[7:0]的Verilog模块包裹。仿真时，VHDL代码中s_nosignbit <= din(din'high - 1 downto din'low);一行报错，提示**"slice direction differs from its index type range"**。使用Vivado 2024.1版本，此前使用无约束端口未遇此问题，怀疑是Vivado未正确将Verilog的7:0转换为VHDL的7 downto 0。

Verilog包装器代码 #

module conv_wrapper (din,dout,clk,ce);
input [7:0] din;
output [7:0] dout;
input clk;
input ce;
conv conv_inst (
.din(din),
.dout(dout),
.clk(clk),
.ce(ce));
endmodule

VHDL模块代码 #

LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE IEEE.numeric_std.ALL;

entity conv is
    port(
        clk  : in  std_logic;
        ce   : in  std_logic;
        din  : in  std_logic_vector;
        dout : out std_logic_vector
    );
end entity conv;

architecture behavioural of conv is

    signal s_nosignbit : std_logic_vector(din'high - 1 downto din'low) := (others => '0');
    signal s_nosignbit_not : std_logic_vector(din'high - 1 downto din'low) := (others => '0');
    signal s_dout : std_logic_vector(din'range) := (others => '0');
    signal msb : std_logic := '0';

begin
    -- Assign the MSB
    msb <= din(din'high);
    -- Assign the rest of the bits excluding the MSB
    s_nosignbit <= din(din'high - 1 downto din'low);
     -- Perform bitwise NOT operation on s_nosignbit
    s_nosignbit_not <= not s_nosignbit;
    -- Concat
    s_dout <= msb & s_nosignbit_not;
    dout <= s_dout;
end architecture behavioural;

问题原因 #

Verilog的[7:0]是升序索引（小端序），Vivado默认会将其映射为VHDL的std_logic_vector(0 to 7)（而非预期的7 downto 0降序）。此时：

• din'high的值为7，din'low的值为0
• 代码中写的切片din(din'high - 1 downto din'low)是din(6 downto 0)，但din的实际索引范围是0 to 7，切片的方向（downto降序）与原信号的索引范围方向（to升序）不匹配，因此触发报错。

同时，这种索引方向不匹配还会导致逻辑错误：即使绕过编译错误，取到的非符号位顺序会完全颠倒，无法实现正确的补码转换。

解决方法 #

方法1：强制VHDL端口使用降序索引 #

修改VHDL实体的端口定义，明确指定为降序范围，这样Vivado会自动将Verilog的[7:0]映射为7 downto 0：

entity conv is
    port(
        clk  : in  std_logic;
        ce   : in  std_logic;
        din  : in  std_logic_vector(natural downto 0); -- 强制降序
        dout : out std_logic_vector(natural downto 0)
    );
end entity conv;

修改后，原有的切片代码din(din'high - 1 downto din'low)可以正常工作，逻辑也符合预期。

方法2：适配任意索引方向的通用代码 #

如果需要兼容升序和降序两种索引方式，可以修改代码动态适配方向，同时保证位顺序正确：

LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE IEEE.numeric_std.ALL;

entity conv is
    port(
        clk  : in  std_logic;
        ce   : in  std_logic;
        din  : in  std_logic_vector;
        dout : out std_logic_vector
    );
end entity conv;

architecture behavioural of conv is
    -- 实现位反转函数，用于适配不同索引方向
    function reverse(slv : in std_logic_vector) return std_logic_vector is
        variable result : std_logic_vector(slv'range);
    begin
        for i in slv'range loop
            result(i) := slv(slv'high - i + slv'low);
        end loop;
        return result;
    end function;

    signal s_nosignbit : std_logic_vector(din'length - 2 downto 0) := (others => '0');
    signal s_nosignbit_not : std_logic_vector(din'length - 2 downto 0) := (others => '0');
    signal s_dout : std_logic_vector(din'range) := (others => '0');
    signal msb : std_logic := '0';

begin
    msb <= din(din'high);
    
    -- 根据索引方向选择切片方式
    s_nosignbit <= din(din'high - 1 downto din'low) when not din'ascending 
                   else reverse(din(din'low to din'high - 1));
    
    s_nosignbit_not <= not s_nosignbit;
    
    -- 拼接时适配方向，保证位顺序正确
    s_dout <= msb & s_nosignbit_not when not din'ascending 
              else msb & reverse(s_nosignbit_not);
    
    dout <= s_dout;
end architecture behavioural;

关键说明 #

• Vivado对Verilog与VHDL接口的索引映射规则：Verilog的[N:0]默认映射为VHDL的0 to N（升序），除非VHDL端口明确指定为降序范围。
• 无约束std_logic_vector端口在未指定方向时，会由连接的信号/端口决定其索引方向，因此需要在代码中考虑兼容性，或明确约束方向。

内容的提问来源于stack exchange，提问作者Fo0ty