如何通过循环调用Verilog生成模块中所有test_module实例的set_data任务？

用户设计示例 #

module test_module();
  logic data;
  task set_data(input logic data_i);
    data = data_i;
  endtask
endmodule

module test();
  for (genvar i = 0; i < 2; i++) begin: module_gen
    test_module module_instance();
  end
endmodule

用户问题 #

若要调用所有test_module实例的set_data任务，是否可通过某种循环实现？
像这样逐个调用任务十分繁琐：

module_gen[0].module_instance.set_data(1'b0);
module_gen[1].module_instance.set_data(1'b0);

我希望能采用类似以下的写法：

for (int i = 0; i < 2; i++) begin
  module_gen[i].module_instance.set_data(1'b0);
end

我清楚这种写法不可行，但是否存在可行的替代方案？
注：此为简化示例，实际场景中实例数量远多于2个，手动调用过于繁琐。

可行替代方案 #

方案1：生成块自动批量生成调用语句 #

利用generate块配合genvar循环，让工具自动生成每个实例的任务调用代码，效果和手动编写一致，但无需逐个输入：

module test();
  for (genvar i = 0; i < 2; i++) begin: module_gen
    test_module module_instance();
  end

  // 批量生成任务调用逻辑
  generate
    for (genvar i = 0; i < 2; i++) begin: call_set_data
      initial begin
        module_gen[i].module_instance.set_data(1'b0);
      end
    end
  endgenerate
endmodule

如果需要在特定事件触发时调用，把initial替换为always @(触发条件)，或者封装成总控任务内部嵌套生成块逻辑即可。

方案2：接口数组实现动态循环调用 #

若允许修改test_module，可以用SystemVerilog接口统一管理实例任务，支持运行时动态循环调用：

首先定义接口：

interface data_if;
  task set_data(input logic data_i);
  endtask
endinterface

修改模块绑定接口：

module test_module(data_if iface);
  logic data;
  initial begin
    iface.set_data = set_data;
  end
  task set_data(input logic data_i);
    data = data_i;
  endtask
endmodule

顶层用接口数组批量调用：

module test();
  data_if ifaces[2]();

  for (genvar i = 0; i < 2; i++) begin: module_gen
    test_module module_instance(ifaces[i]);
  end

  initial begin
    // 这里支持动态循环批量调用
    for (int i = 0; i < 2; i++) begin
      ifaces[i].set_data(1'b0);
    end
  end
endmodule

方案3：foreach遍历生成块数组（依赖仿真器支持） #

主流仿真器（如VCS、Questa）支持SystemVerilog扩展语法，可直接用foreach遍历生成块实例：

module test();
  for (genvar i = 0; i < 2; i++) begin: module_gen
    test_module module_instance();
  end

  initial begin
    foreach(module_gen[i]) begin
      module_gen[i].module_instance.set_data(1'b0);
    end
  end
endmodule

注：该写法不兼容Verilog-2001标准，但现代仿真环境大多支持。

内容的提问来源于stack exchange，提问作者hkassir72