SystemVerilog中打印逻辑向量指定低位比特及变量切片疑问

问题背景 #

拥有一个16位logic向量，希望打印时能动态指定从bit 0开始输出的比特数，剩余位置用空格填充或留空。尝试通过切片逻辑向量（bits[size-1:0]）或其字符串表示（bits_str[size-1:0]）实现时，均报错Range must be bounded by constant expressions，疑问是否无法用变量指定切片大小。

核心原因 #

SystemVerilog中，打包逻辑向量的切片操作、字符串的切片操作都要求范围边界必须是常量表达式，使用变量指定范围属于语法违规，所以必然报错，这是语言的硬限制。

内置特性实现方案（无需逐字符拼接） #

可以通过位运算提取有效位，结合格式化输出的动态宽度控制来实现，完全利用SystemVerilog内置特性：

方案1：固定总宽度（补空格） #

先通过位掩码提取低size位的有效数值，再用格式化输出控制总宽度，自动补空格：

logic [15:0] bits = 16'hA3F5; // 示例16位逻辑向量
int size = 7; // 指定从bit0开始输出的比特数

// 用位掩码提取低size位的有效数据
logic [15:0] low_valid_bits = bits & ((1 << size) - 1);

// 打印：总宽度16，不足部分前面补空格；换成%-16b可将空格补在后面
$display("%16b", low_valid_bits);

方案2：仅输出指定比特数（无空格） #

结合动态宽度格式符%*b，直接输出指定长度的比特内容：

logic [15:0] bits = 16'hA3F5;
int size = 7;

logic [15:0] low_valid_bits = bits & ((1 << size) - 1);
// %*b 中第一个参数为输出宽度，这里直接传入size指定长度
$display("%*b", size, low_valid_bits);

方案3：生成指定格式的字符串 #

如果需要将结果存储为字符串，使用$sformatf同样可以实现：

logic [15:0] bits = 16'hA3F5;
int size = 7;
string output_str;

output_str = $sformatf("%16b", bits & ((1 << size) - 1));
$display("%s", output_str);

内容的提问来源于stack exchange，提问作者gyuunyuu