I2C主设备状态机WACK2状态无法正确锁存从机响应问题

核心问题定位 #

你遇到的本质问题是：三段式FSM进入WACK2状态时，SDA总线方向切换滞后，导致SCL采样沿到来时，从机还无法驱动SDA线，最终锁存了传输数据的最后一位而非响应信号。调整时钟沿没用，是因为方向切换的时机没跟上状态跳转的节奏。

具体解决措施 #

1. 提前预判状态，提前切换SDA方向

三段式FSM的组合逻辑块（状态译码）可以预判下一个状态，利用这一点，在进入WACK2的前一个状态的最后阶段就切换SDA方向，而非等到进入WACK2后再操作。

以Verilog为例，在状态译码+输出控制的组合逻辑块中处理：

// 三段式FSM：组合逻辑-状态译码+输出控制
always @(*) begin
    next_state = current_state;
    sda_dir = 1'b1; // 默认主机输出SDA
    // ...其他状态逻辑
    
    case(current_state)
        SEND_8BIT: begin // 写操作的8位数据传输状态
            if(bit_cnt == 7) begin // 最后一位数据传输完成
                next_state = WACK2;
                sda_dir = 1'b0; // 提前切换为输入，让从机驱动SDA
            end
        end
        RECV_8BIT: begin // 读操作的8位数据接收状态
            if(bit_cnt == 7) begin
                next_state = WACK2;
                sda_dir = 1'b1; // 读操作后主机要发NACK，保持输出
            end
        end
        WACK2: begin
            // 写操作时SDA已为输入，读操作时保持输出
            // ...状态跳转逻辑
        end
    endcase
end

2. 严格对齐SCL时钟沿采样响应

按照I2C协议规范，从机的ACK/NACK必须在SCL上升沿被主机采样。单独做一个采样寄存器，仅在WACK2状态下的SCL上升沿锁存SDA数据：

// 单独的响应采样时序逻辑
always @(posedge scl or negedge rst_n) begin
    if(!rst_n) begin
        rx_ack <= 1'b0;
    end else if(current_state == WACK2) begin
        rx_ack <= sda_in; // 仅在WACK2状态，SCL上升沿采样从机响应
    end
end

3. 排查三段式FSM的状态跳转时序

三段式FSM中，current_state是在时钟上升沿更新为next_state的。如果你的SDA方向切换逻辑仅在current_state == WACK2时触发，会滞后一个时钟周期——此时第一个SCL采样沿已经到来，SDA还没切换方向。必须通过next_state预判，提前一个周期完成方向切换。

4. 区分写/读操作的WACK2逻辑

• 写操作后的WACK2：主机释放SDA（输入模式），等待从机拉低SDA发送ACK，采样SDA电平即可。
• 读操作后的WACK2：主机保持SDA输出模式，主动拉高SDA发送NACK，此时无需采样从机响应（若为读多字节的中间ACK阶段，则需对应切换输入模式）。

内容的提问来源于stack exchange，提问作者Shuazo