SystemVerilog中unique case添加default对综合并行检查的影响

核心结论 #

unique case 搭配 default 并不会破坏并行检查的推断，综合器依然会按互斥分支生成并行多路选择器（MUX）；代码检查工具的提示是合规性风格提醒；移除unique后面积一致，是因为综合器自动识别了分支的互斥性并做了优化。

1. unique case + default 的综合行为 #

unique 关键字的核心作用是告诉综合器：所有case分支（包括default）是互斥的，同一时刻只会匹配一个分支。

• default作为兜底分支，和其他明确列出的case分支天然互斥，综合器会直接推断为并行检查逻辑，生成MUX而非优先级编码器。
• 比如下面的代码，综合后就是一个4选1 MUX，sel的所有取值会被并行检查：

unique case (sel)
  2'b00: a = b;
  2'b01: a = c;
  2'b10: a = d;
  default: a = e;
endcase

2. 代码检查工具的提示原因 #

部分lint工具会针对unique case里的default给出提示，本质是风格层面的提醒：

• unique 语义上隐含了“开发者已确保所有可能分支被覆盖或互斥”，工具认为如果已经用了unique，就应该把所有明确分支列全，不需要default来兜底。但这不是语法错误，只是工具的合规性建议，不影响综合逻辑。

3. 移除unique后面积一致的原因 #

你测试中移除unique后综合面积不变，是因为综合器的自动优化：

• 当综合器分析case分支时，如果发现所有分支（包括default）实际是互斥的，会自动跳过优先级逻辑的生成，直接优化为并行MUX，所以面积和加unique时完全一致。
• 只有当case分支存在重叠（比如两个分支匹配同一sel值），移除unique后综合器才会生成优先级编码器，此时面积才会出现差异。

内容的提问来源于stack exchange，提问作者Matteo5v5