组合逻辑警告求助：下述Verilog代码为何触发该警告？

警告根源 #

你这段代码的核心问题是把时序计数器写成了组合逻辑，导致综合器检测到组合逻辑反馈回路，从而抛出警告：

• 进程的敏感列表是clk_count_400hz，这是典型的组合逻辑进程写法
• 但你在进程内直接对clk_count_400hz赋值，且新值依赖于它自身的当前值，形成了循环依赖。这种组合逻辑反馈会导致电路不稳定，综合器无法生成你预期的时序计数器。

正确写法（时序逻辑实现） #

计数器属于时序电路，必须基于时钟沿触发，敏感列表应包含时钟（及复位信号），修改后的代码如下：

process(clk, rst_n)  -- 敏感列表改为时钟和复位
begin
    if rst_n = '0' then  -- 异步复位，初始化计数器和使能信号
        clk_count_400hz <= x"000000";
        clk_400hz_enable <= '0';
    elsif rising_edge(clk) then  -- 时钟上升沿触发更新
        if clk_count_400hz <= x"002710" then
            clk_count_400hz <= clk_count_400hz + 1;
            clk_400hz_enable <= '0';
        else
            clk_count_400hz <= x"000000";
            clk_400hz_enable <= '1';
        end if;
    end if;
end process;

关键修改说明 #

• 将敏感列表替换为时钟信号（clk）和复位信号（rst_n），符合时序电路的设计规范
• 加入复位逻辑，确保系统上电或复位时计数器处于初始状态
• 用rising_edge(clk)触发计数器更新，让所有操作在时钟节拍下同步完成，彻底消除组合逻辑反馈问题

内容的提问来源于stack exchange，提问作者treecatt