未实现显式刷新的W9825G6KH SDRAM为何能永久保存数据？

问题详情 #

我基于Verilog HDL设计了一款简易SDRAM驱动模块，通过有限状态机（FSM）完成Winbond W9825G6KH（规格：4M4Banks16bits）的初始化流程，之后进入正常模式等待处理器的读写请求，按数据手册时序响应请求后回到正常模式。
在Intel Altera FPGA上测试时，读写功能正常，但出现异常现象：未实现显式刷新逻辑的情况下，SDRAM能永久保存数据。即使禁用了初始化阶段要求的8次自动刷新循环，且更换多块PCB板测试，该问题仍持续存在。

求助内容 #

• 排查附带的FSM代码中是否存在未被察觉的自动刷新触发逻辑
• 提供该问题的定位思路与指导

内容的提问来源于stack exchange，提问作者user7586019