AVX2与NEON的SIMD混洗执行端口及相关性能瓶颈咨询

1. AVX2和NEON的SIMD混洗操作可使用哪些执行端口？ #

Intel AVX2架构 #

• Sandy Bridge/Ivy Bridge：所有AVX2混洗指令（如_mm256_shuffle_epi8）仅能通过Port5执行
• Skylake及后续架构（含Alder Lake P核）：
  • 单操作数混洗指令（如vpshufb对应_mm256_shuffle_epi8）仍绑定Port5
  • 多操作数混洗指令（如vpermd、vpermps）可在Port0、Port1、Port5三个端口执行
• Alder Lake E核：混洗指令通常分配至Port0或Port5，部分指令支持多端口发射

ARM NEON架构 #

NEON混洗指令的执行端口取决于具体Cortex内核：

• Cortex-A53/A72：vtbl1_s8这类查表混洗指令仅能在NEON的单个执行管道（如Pipe1）执行
• Cortex-A78及更高端内核：部分复杂混洗指令仍限制在单端口，但简单混洗可能支持多管道并行，不过vtbl系列指令普遍还是单端口绑定

2. Sandy Bridge的Port5混洗瓶颈是否仅存在于该架构？Alder Lake或其他架构情况如何？为何仅分配单个端口？ #

• 瓶颈并非仅存在于Sandy Bridge：
  • Sandy Bridge/Ivy Bridge时期，所有混洗单元都集中在Port5，大量混洗指令会直接堵死该端口，是明确的性能瓶颈
  • Haswell及以后的架构（包括Skylake、Alder Lake P核），虽然部分多操作数混洗指令支持多端口，但单操作数混洗（如vpshufb）仍仅能在Port5执行。如果代码中这类指令占比过高，Port5依然会成为性能瓶颈，只是因为整体架构的乱序执行能力更强，瓶颈出现的阈值更高
  • Alder Lake的E核混洗端口分配更灵活，但P核的Port5压力问题依然存在
• 单端口分配的原因：
  核心是硬件成本与面积的权衡。混洗单元的电路复杂度远高于普通算术逻辑单元，支持任意模式的混洗需要大量路由和控制电路。增加多端口会大幅提升芯片面积、功耗和设计复杂度，而多数实际场景中，混洗指令的吞吐量需求远低于访存、加减乘等指令，因此厂商选择单端口方案来平衡性能与成本。此外，乱序执行调度器可以通过指令重排来掩盖部分延迟，但当混洗指令占比过高时，这种掩盖效果就会失效，瓶颈凸显

3. NEON指令vtbl1_s8是否会因端口限制产生性能瓶颈？ #

是的，多数ARM Cortex架构中，vtbl1_s8这类查表混洗指令存在单端口限制，会在高频率调用时形成性能瓶颈：

• 比如Cortex-A53中，vtbl指令的吞吐量为每2周期1条；Cortex-A72中虽能达到每周期1条，但仍只能通过单个NEON执行管道发射。如果代码中连续密集调用vtbl1_s8，后续指令会在该端口排队等待，无法并行执行，直接降低整体性能
• 虽然ARM官方文档不会直接标注“端口瓶颈”，但从指令的吞吐量参数、执行端口分配规则来看，高占比的vtbl调用确实会因为单端口限制导致性能下降

内容的提问来源于stack exchange，提问作者namea hang