Verilog测试台中如何拼接宏定义与常量生成正确位流？

核心问题原因 #

你定义的bit_stream_tb是无位宽的reg类型，Verilog默认会将其视为1位寄存器，拼接后的15位数据被截断，仅保留最后1位，因此输出仅为'1'。

具体解决步骤 #

1. 为寄存器指定正确位宽 #

• 固定位宽场景（适合位宽明确的情况）：

`define PREAMBLE (10'b1010101011)
`define FUNC_ENERGY (4'b0001)

// 总位宽为10+4+1=15位，定义为[14:0]的寄存器
reg [14:0] bit_stream_tb = {`PREAMBLE, `FUNC_ENERGY, 1'b1};

• 动态位宽场景（适配后续批量调整宏参数）：

`define PREAMBLE_WIDTH 10
`define PREAMBLE (`PREAMBLE_WIDTH'b1010101011)
`define FUNC_ENERGY_WIDTH 4
`define FUNC_ENERGY (`FUNC_ENERGY_WIDTH'b0001)
`define END_BIT_WIDTH 1

// 自动计算总位宽
localparam TOTAL_WIDTH = `PREAMBLE_WIDTH + `FUNC_ENERGY_WIDTH + `END_BIT_WIDTH;
reg [TOTAL_WIDTH-1:0] bit_stream_tb = {`PREAMBLE, `FUNC_ENERGY, 1'b1};

2. 使用正确格式化输出 #

$display默认输出格式无法保证完整显示二进制位流，需指定%b格式符，确保输出无空格的完整二进制串：

initial begin
    $display("bit_stream: %b", bit_stream_tb);
    // 输出结果：bit_stream: 101010101100011
end

批量生成位流的扩展方案 #

如果后续需要批量组合不同宏生成位流，可以封装成任务复用逻辑：

task generate_bit_stream;
    input [31:0] preamble;
    input [31:0] func_code;
    input end_bit;
    output reg [45:0] stream; // 可根据实际最大位宽调整，或用参数化定义
begin
    stream = {preamble, func_code, end_bit};
    $display("generated stream: %b", stream);
end
endtask

// 调用示例
initial begin
    generate_bit_stream(`PREAMBLE, `FUNC_ENERGY, 1'b1);
    // 可批量传入不同宏组合
    generate_bit_stream(`PREAMBLE, `FUNC_TEMP, 1'b0);
end

内容的提问来源于stack exchange，提问作者tech_scholar