VHDL代码不可综合问题咨询：保留双if语句的修正方法

错误原因 #

你的代码试图用两个独立的异步信号（OVR和UND的上升沿）直接驱动同一个寄存器NEW_UP的赋值，这不符合硬件可综合的逻辑模型：标准寄存器只能由单一时钟边沿触发，或搭配唯一的异步复位/置位信号。原代码中两个独立的if分支，在非触发事件发生时没有明确保持寄存器值的逻辑，导致综合器无法生成合法的硬件电路，从而报错。

解决方案 #

方案一：引入全局时钟（推荐，通用设计） #

通过全局时钟同步输入信号并检测边沿，在时钟域内更新输出状态，能避免亚稳态问题，适用于绝大多数FPGA/ASIC设计：

entity switcher_for_diod is
    Port ( 
        CLK     : in  STD_LOGIC;  -- 新增全局时钟信号
        OVR     : in  STD_LOGIC;
        UND     : in  STD_LOGIC;
        CHG_UP  : out STD_LOGIC
    );
end switcher_for_diod;

architecture Behavioral of switcher_for_diod is
    signal NEW_UP       : STD_LOGIC := '1';
    signal ovr_sync     : STD_LOGIC_VECTOR(1 downto 0) := (others => '0');
    signal und_sync     : STD_LOGIC_VECTOR(1 downto 0) := (others => '0');
    signal ovr_rise     : STD_LOGIC;
    signal und_rise     : STD_LOGIC;
begin
    -- 同步输入信号，消除亚稳态
    sync_proc: process(CLK)
    begin
        if rising_edge(CLK) then
            ovr_sync <= ovr_sync(0) & OVR;
            und_sync <= und_sync(0) & UND;
        end if;
    end process;

    -- 检测输入信号的上升沿
    ovr_rise <= ovr_sync(1) and not ovr_sync(0);
    und_rise <= und_sync(1) and not und_sync(0);

    -- 在时钟边沿更新输出状态
    update_proc: process(CLK)
    begin
        if rising_edge(CLK) then
            if ovr_rise = '1' then
                NEW_UP <= '0';
            elsif und_rise = '1' then
                NEW_UP <= '1';
            end if;
            -- 无触发边沿时自动保持原有值
        end if;
    end process;

    CHG_UP <= NEW_UP;
end Behavioral;

方案二：异步置位/复位（仅适用于无同时触发场景） #

如果硬件上能保证OVR和UND的上升沿不会同时出现，可以将两个信号作为异步置位/复位信号，通过elsif明确优先级逻辑，让综合器识别为合法的异步寄存器：

entity switcher_for_diod is
    Port ( 
        OVR     : in  STD_LOGIC;
        UND     : in  STD_LOGIC;
        CHG_UP  : out STD_LOGIC
    );
end switcher_for_diod;

architecture Behavioral of switcher_for_diod is
    signal NEW_UP : STD_LOGIC := '1';
begin
    -- 异步触发逻辑：OVR上升沿置0，UND上升沿置1（需保证两信号不同时触发）
    process(OVR, UND)
    begin
        if OVR'event and OVR = '1' then
            NEW_UP <= '0';
        elsif UND'event and UND = '1' then
            NEW_UP <= '1';
        end if;
    end process;

    CHG_UP <= NEW_UP;
end Behavioral;

方案说明 #

• 方案一：通过时钟同步和边沿检测，将异步输入转换为同步逻辑，是数字设计的标准做法，稳定性和兼容性更好。
• 方案二：无需时钟，但依赖硬件层面的信号互斥保证，仅适合特定场景。

内容的提问来源于stack exchange，提问作者Антон Козлов