64位架构下数据对齐规则及缓存行相关技术疑问

1. 64位架构中4字节数据为何要按4的倍数地址存储？ #

• 本质是CPU内存访问效率的问题：64位CPU的内存总线一次能传输8字节数据，但4字节数据如果不对齐（比如存在0x1地址），CPU可能需要发起两次内存请求（读取包含0x1的8字节块，再提取其中的4字节），即使硬件会自动处理，也会增加额外的时钟周期开销。
• 部分架构（如早期ARM、某些嵌入式CPU）直接不支持非对齐访问，会触发总线错误或异常，强制对齐是为了保证代码的兼容性和可移植性。
• 对齐的数据能让CPU的内存控制器更高效地调度访问，减少总线冲突，提升整体性能。

2. CPU取指操作是否从8字节倍数地址开始？ #

• 多数64位架构的指令预取单元会优先从8字节对齐的地址加载指令块，因为这样能一次获取更多指令，填充指令流水线，提升执行效率。
• 虽然x86等架构支持变长指令（指令长度从1到15字节不等），允许指令跨8字节边界，但预取对齐能减少预取操作的次数，避免流水线停顿。
• 部分RISC架构（如RISC-V）的固定长度指令（如4字节）会严格要求取指地址按指令长度对齐，这是架构设计的硬性规则。

3. 2字节数据为何要按2的倍数地址存储？ #

• 你说的“CPU能在一个时钟周期加载0x1地址的2字节数据”是对的，但这是现代CPU的非对齐访问兼容能力，而非最优路径：
  • 非对齐的2字节访问可能触发CPU内部的额外操作（如数据移位、拼接），占用运算单元资源，实际延迟会比对齐访问高。
  • 部分指令（如SIMD向量指令、某些位操作指令）要求操作数必须按2字节（或更大粒度）对齐，否则无法执行。
  • 结构体或数组的对齐规则能保证内存布局的一致性，避免因成员错位导致的内存浪费，同时让多线程访问时的内存操作更可控。

4. 数据未跨64字节缓存行时，为何仍需关注对齐？ #

• 缓存行是内存和CPU缓存之间的传输单位，但数据对齐影响的是CPU内部的访问逻辑：
  • 即使数据在同一个缓存行里，非对齐的数据加载到寄存器时，CPU需要对缓存行中的数据进行移位、掩码等操作，增加单条指令的执行延迟。
  • 对齐的数据更容易被CPU的预取机制识别和优化，提升缓存命中率。
  • 代码的可移植性要求：如果代码依赖非对齐访问，在不支持该特性的架构上会直接崩溃，而遵循对齐规则能保证跨平台运行的稳定性。

内容的提问来源于stack exchange，提问作者Sofiane Benzait