如何将SystemVerilog模块的所有输入输出批量分配到数组？

针对你需要将数组一次性赋值给多个分散输出端口（包括标量和总线）的需求，有两种可行的实现方式，适配不同场景：

方法1：直接聚合输出元素（无需修改端口定义） #

利用SystemVerilog的聚合赋值特性，将所有输出信号（包括数组的每个索引）按顺序用花括号组合，直接与输出数组赋值。这种方式完全匹配你原单独赋值的顺序，且一行完成：

module sv_multipincheck (in1, in2, inXY, out1, out2, outXY );
// 输入输出定义
input real in1, in2[3:0] , inXY;
output real out1, out2[4:1], outXY;

// 输入数组赋值
real inArray [0:5];
assign inArray = {in1, in2[3:0], inXY};

// 输出数组赋值
real outArray [0:5];
// 一行式批量赋值，完全匹配原单独赋值的顺序
assign {out1, out2[4], out2[3], out2[2], out2[1], outXY} = outArray;

// ... 后续逻辑
endmodule

关键说明 #

• 花括号内的顺序严格对应outArray的索引：out1对应outArray[0]，out2[4]对应outArray[1]，以此类推，完美解决你原代码中out2的顺序问题。
• 自动生成代码时，只需遍历所有输出端口的每个元素（包括数组的每个索引），即可自动生成花括号内的信号列表，适配数百个引脚的场景。

方法2：结构体封装（适合调整端口定义的场景） #

如果允许修改端口定义，可将输入输出统一封装为结构体，赋值更简洁直观：

// 定义输入输出结构体类型
typedef struct {
    real in1;
    real in2[3:0];
    real inXY;
} InputPort_t;

typedef struct {
    real out1;
    real out2[4:1];
    real outXY;
} OutputPort_t;

module sv_multipincheck (
    input  InputPort_t in,
    output OutputPort_t out
);

// 结构体转数组
real inArray [0:5];
assign inArray = {in.in1, in.in2[3:0], in.inXY};

real outArray [0:5];
// 数组转结构体，一行完成批量赋值
assign out = '{outArray[0], outArray[1:4], outArray[5]};

// ... 后续逻辑
endmodule

关键说明 #

• 结构体将分散的端口打包成整体，赋值时直接使用聚合字面量'{}'完成数组到结构体的映射，代码可读性更高。
• 自动生成代码时，只需根据引脚列表生成结构体成员和端口定义即可，后续赋值逻辑无需修改。

内容的提问来源于stack exchange，提问作者HWe