Verilog宏需尾随分号：如何添加空语句实现该语法要求？

核心思路 #

利用Verilog的do-while(0)循环结构包裹宏内容，既强制调用时必须添加分号，又避免误加分号导致的空语句警告，完全对齐C/C++宏的语法约束逻辑。

具体宏定义示例 #

改造assert宏

将原无分号要求的宏：

`define assert(cond, msg) if (!(cond)) $display("Assert failed: %s", msg)

修改为：

`define assert(cond, msg) do begin \
    if (!(cond)) $display("Assert failed: %s", msg); \
end while (0)

改造assert_ex宏

同理，带扩展逻辑的宏可按相同方式封装：

`define assert_ex(cond, msg, code) do begin \
    if (!(cond)) begin \
        $display("Assert failed: %s", msg); \
        code; \
    end \
end while (0)

效果说明 #

• 强制分号：若调用时省略分号（如assert(error, 0)），do-while结构语法不完整，Vivado XSim会直接抛出语法错误，符合需求。
• 避免空语句警告：添加分号后（如assert(error, 0);），do-while(0);是完整的单语句结构，编译器不会识别为空语句，无警告产生。
• 语法兼容性：完全基于Verilog语法实现，无需依赖SystemVerilog特性，适配Vivado XSim的顶层模块要求。

注意事项 #

• 宏定义的多行内容末尾必须添加反斜杠\，确保预处理器正确拼接所有行。
• 宏内部的复合逻辑需用begin-end包裹，避免出现语法歧义。

内容的提问来源于stack exchange，提问作者Russ Schultz