Verilog实现GCD系统测试平台工作异常排查求助

核心模块逻辑排查 #

• 边界场景处理：检查是否遗漏输入为0的情况（GCD(0,x)应为x，GCD(x,0)应为x，GCD(0,0)需根据需求定义），很多实现会忽略这类场景导致结果异常
• 算法迭代逻辑：如果用减法实现，确认a和b的赋值顺序是否正确（避免在同一周期内覆盖未使用的原始值）；如果用除法实现，检查余数计算是否正确
• 状态机（若使用）：验证状态跳转是否符合预期——start触发后是否进入计算状态，计算完成后是否切换到完成状态并拉高done，是否存在状态死锁

测试平台时序与激励排查 #

• 信号时序匹配：确认start信号是否在时钟上升沿有效，且保持足够时长让核心模块捕获；检查复位信号rst_n是否在时钟稳定后释放，复位是否初始化所有内部寄存器
• 激励加载时机：输入a、b是否在start触发前就稳定输出到核心模块端口，避免因输入抖动导致模块捕获错误值
• 结果采样逻辑：测试平台是否在done信号有效后才读取result，而非提前采样未完成计算的中间值

端口连接与位宽检查 #

• 核对核心模块与测试平台的端口：是否存在位宽不匹配（比如核心模块a为8位，测试平台给16位输入）、端口名拼写错误（比如把result写成res）
• 检查输出信号的驱动：核心模块的result和done是否为寄存器输出，避免组合逻辑输出导致的毛刺或不稳定

仿真波形分析要点 #

• 跟踪时钟、复位后的初始状态：确认核心模块的内部寄存器、状态是否被正确初始化
• 观察start触发后的内部信号：查看a、b的迭代过程是否符合算法步骤，定位哪一步开始偏离预期
• 检查done信号的触发：是否在计算完成后准时拉高，是否存在提前触发或一直不触发的情况
• 对比result与理论值：找到第一个出现偏差的输入用例，缩小排查范围

常见错误代码示例 #

比如减法实现的GCD模块中，若忘记在start触发时重置done信号，会导致后续激励无法触发计算：

// 错误示例
always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        current_a <= 0;
        current_b <= 0;
        done <= 0;
        result <= 0;
    end else if(start) begin
        current_a <= a;
        current_b <= b;
        // 遗漏：done <= 0;
    end else if(current_a != current_b) begin
        if(current_a > current_b)
            current_a <= current_a - current_b;
        else
            current_b <= current_b - current_a;
    end else begin
        result <= current_a;
        done <= 1;
    end
end

修复时需在start触发时将done置0，确保每次计算都能正确启动。

内容的提问来源于stack exchange，提问作者Anonymous