关于2 Stage Synchronizer的困惑：为何DOUT未在CLK-B第二上升沿后进入亚稳态？

• 首先要明确：两级同步器的核心是大幅降低亚稳态传播到输出的概率，而非完全消除亚稳态。
• 你的疑问关键在于忽略了亚稳态的分辨率特性：当第一级触发器Ds进入亚稳态后，它的输出不会一直处于不确定状态，而是会在一段称为「亚稳态分辨率时间」的时长后，自发稳定到0或1。
• 两级同步器的两个触发器共用CLK-B时钟，相邻上升沿间隔一个CLK-B周期。设计时会确保CLK-B的周期远大于触发器的亚稳态分辨率时间——这样，当第二级触发器在CLK-B第二个上升沿采样时，第一级的Ds输出大概率已经完成亚稳态分辨率，稳定为确定电平，不会落在第二级触发器的aperture time（建立+保持时间窗口）内，因此DOUT不会进入亚稳态。
• 极端情况：如果第一级的亚稳态未能在一个CLK-B周期内完成分辨率，第二级确实仍有极小概率进入亚稳态，但这种概率会随时间指数级下降，经过一个时钟周期后，该概率已经低到可以忽略（通常满足工业级可靠性要求）。

内容的提问来源于stack exchange，提问作者Anderson Hsieh