Verilog中层次化命名与端口声明的差异及端口声明作用探讨

背景说明 #

在Verilog里，wire和register的声明与连接主要有三种典型方式：

• 声明为端口，在模块例化时直接连接（对应示例里的port_A系列信号）
• 声明为端口，模块例化后通过层次化命名在外围连接（对应示例里的port_B系列信号）
• 声明为模块内部信号，通过层次化命名在外围直接访问连接（对应示例里的internal_系列信号）

示例代码 #

module SubModule (
    input wire in_port_A,
    output wire out_port_A,
    input wire in_port_B,
    output wire out_port_B
);
    wire internal_wire;
    reg internal_reg = 0;
    assign out_port_A = in_port_A;
    assign out_port_B = in_port_B;
endmodule

module Test;
    reg A = 0;
    wire a;
    reg B = 0;
    wire b;
    reg I = 0;
    wire i;
    wire r;
    
    SubModule sub(
        .in_port_A(A),
        .out_port_A(a)
    );
    
    assign sub.in_port_B = B;
    assign b = sub.out_port_B;
    
    assign sub.internal_wire = I;
    assign i = sub.internal_wire;
    
    assign r = sub.internal_reg;
    
    
    initial begin
        $display ("a: %0b", a);
        A = 1;
        $display ("a: %0b", a);
        
        $display ("b: %0b", b);
        B = 1;
        $display ("b: %0b", b);
        
        $display ("i: %0b", i);
        I = 1;
        $display ("i: %0b", i);
        
        $display ("r: %0b", r);
        sub.internal_reg = 1;
        $display ("r: %0b", r);
        
    end
endmodule

仿真输出 #

a: 0
a: 1
b: 0
b: 1
i: 0
i: 1
r: 0
r: 1

问题解答 #

三种方式的核心差异 #

1. 端口+例化时直接连接

这是Verilog模块交互的标准写法：

• 连接逻辑集中在模块例化语句中，模块的输入输出关系一目了然，他人阅读代码时能快速理清模块间依赖
• 语法上必须在例化时完成连接（即便留空，未连接的输入会处于高阻/不定态，输出悬空），例化后无法修改该连接关系
• 所有EDA工具（仿真、综合、形式验证）都完美支持，无兼容性问题，是可综合设计的首选方式

2. 端口+例化后层次化连接

这属于灵活但不规范的写法：

• 连接逻辑分散在代码不同位置，模块的接口关系不直观，大型项目中容易出现查找、修改错误
• 语法上允许例化后通过模块名.端口名的形式赋值输入、读取输出，但打破了模块封装的常规逻辑
• 仿真工具基本支持，但综合工具可能抛出警告，严格的综合工具甚至会报错——因为不符合端口的标准使用流程，综合阶段可能无法正确识别模块的接口特性

3. 内部信号+层次化连接

这是严重破坏模块封装的写法：

• 内部信号本为模块私有，外部直接访问等于暴露模块实现细节，后续修改模块内部逻辑（如修改信号名、删除信号）时，外部代码会直接报错
• 代码逻辑混乱，其他开发者无法明确模块的设计边界，维护成本极高
• 仅仿真工具临时支持（一般用于调试），综合工具几乎不认可这种写法——综合阶段会优化内部信号的命名和结构，层次化路径大概率失效，无法生成有效电路

端口的作用不止传递设计意图 #

绝对不是，端口的价值体现在多个层面：

1. 工具层面的硬约束：EDA工具会以端口为核心分析模块的输入输出特性，未声明为端口的信号，工具不会将其视为合法的外部交互点，综合时甚至会直接优化掉
2. 模块封装与复用：端口明确了模块的对外边界，内部实现可独立修改，只要端口定义不变，外部代码无需改动——这是模块复用的基础
3. 团队协作的规范：端口是团队约定的模块交互入口，所有外部访问都通过端口进行，避免内部信号被随意篡改，保证代码的可维护性
4. 综合实现的优化依据：综合工具会根据端口的方向（输入/输出/双向）优化电路，比如输入端口会添加外部引脚缓冲，输出端口会适配外部负载驱动能力，这些都是内部信号没有的处理逻辑

内容的提问来源于stack exchange，提问作者Anedar