VHDL仿真嵌套循环未执行完整问题求助

核心结论 #

先给明确结论：这不是Vivado的工具问题，大概率是测试台代码逻辑错误，或CPU模块在opcode=2时存在功能bug。延长仿真时间无效，说明仿真进程已经陷入阻塞或触发了终止条件，不是时间不够。

常见原因分析 #

1. 测试台嵌套循环的时序逻辑错误 #

VHDL测试台的循环如果混用了顺序进程和时钟驱动，很容易出现迭代中断：

• 若opcode_tb的更新依赖ax_tb遍历完成的信号，但该信号在opcode=2时没有正确生成（比如ax_tb的遍历判断写错），会导致opcode无法自增
• 错误使用阻塞赋值(:=)更新opcode_tb信号，导致信号值没有在仿真中正确传播，后续循环无法识别到opcode的变化
• 循环的终止条件写死，比如误把opcode_tb = 2设成了停止触发条件

2. CPU模块在opcode=2时异常 #

仿真到opcode=2时，CPU可能进入死循环（比如程序计数器PC没有正确更新）、触发了halt/error信号，导致测试台的时钟驱动进程被阻塞，看起来像是opcode停止了迭代。

解决方案步骤 #

第一步：排查CPU opcode=2指令的功能 #

单独编写小测试台，只给opcode=2和任意ax值，仿真看CPU的执行流程：

• 检查PC是否正常递增
• 查看CPU的状态信号（如done、halt）是否能正常置位
• 确认指令执行完毕后，CPU是否回到空闲状态等待下一条指令

第二步：修复测试台循环逻辑 #

推荐用时钟驱动的单进程嵌套逻辑，避免时序冲突：

process(clk_tb)
begin
    if rising_edge(clk_tb) then
        -- 先处理ax_tb的遍历
        if ax_tb = 15 then
            ax_tb <= 0;
            -- ax遍历完成后，更新opcode_tb
            if opcode_tb < 15 then
                opcode_tb <= opcode_tb + 1;
            else
                -- 所有opcode遍历完成，终止仿真
                finish;
            end if;
        else
            ax_tb <= ax_tb + 1;
        end if;
    end if;
end process;

如果必须用顺序进程的嵌套循环，要配合CPU的done信号触发迭代，避免盲目等待：

process
begin
    opcode_tb <= 0;
    for op in 0 to 15 loop
        opcode_tb <= op;
        for ax_val in 0 to 15 loop
            ax_tb <= ax_val;
            wait until rising_edge(clk_tb) and cpu_done = '1'; -- 等待指令执行完成
        end loop;
    end loop;
    finish;
end process;

第三步：关于遍历方案的选择 #

• 全遍历验证指令功能，不需要用随机数生成，结构化的循环遍历更可靠，能确保所有指令都被覆盖
• 随机数生成适合后续的压力测试或边界case补充，但不能替代全遍历的基础验证

内容的提问来源于stack exchange，提问作者Johan Svensson