ARM Cortex-M0编译器超量分配栈内存的原因及非对齐风险咨询

问题背景 #

针对ARM Cortex-M0芯片的一段C代码，反汇编后发现栈内存分配做了超出实际需求的8字节对齐操作：

原C代码 #

int func2(unsigned a) {
  int h[a];
  for (unsigned i = 0; i < a; i++) {
    h[i] = 0;
  }

  int ch;
  do {
    ch = serial_getc();
    add_position(h, ch);
  } while (ch != '\r');

  return h[0];
}

反汇编代码片段 #

000000ea <func2>:
  ea:   b5b0        push    {r4, r5, r7, lr}
  ec:   af00        add r7, sp, #0
  ee:   0083        lsls    r3, r0, #2
  f0:   3307        adds    r3, #7
  f2:   08db        lsrs    r3, r3, #3
  f4:   00db        lsls    r3, r3, #3
  f6:   466a        mov r2, sp
  f8:   1ad3        subs    r3, r2, r3
  fa:   469d        mov sp, r3

栈内存计算示例 #

从地址f0开始的三条指令执行“乘4后向上取整到8的倍数”操作，导致分配内存超出实际需求：

r0 = 0    => r3 = 0
r0 = 1    => r3 = 8
r0 = 2    => r3 = 8
r0 = 3    => r3 = 16
r0 = 4    => r3 = 16
r0 = 5    => r3 = 24
...

编译命令 #

arm-none-eabi-gcc -mcpu=cortex-m0 -mthumb -O -g -Wall -ffreestanding  -c test.c -o test.o

该对齐操作看似遵循ARMv7-M的调用约定和异常入口要求，但Cortex-M0基于ARMv6-M，相关文档并未强制该要求。核心疑问：在C与汇编混合代码中，Cortex-M0栈未满足双字对齐会引发什么问题？（已知Cortex-M0异常会恢复栈对齐，且无需要对齐的LDRD指令）

问题解答 #

1. 硬件指令层面无直接错误
   Cortex-M0基于ARMv6-M架构，指令集中没有LDRD/STRD这类要求双字对齐的内存访问指令，所有内存操作都是单字或字节级，因此栈未双字对齐不会触发硬件异常或指令执行错误。

2. 调用约定兼容性风险
   若混合代码中的汇编模块遵循ARMv7-M的调用约定（默认假设栈为8字节对齐），或调用了第三方遵循该约定的库，未对齐的栈可能导致寄存器保存/恢复时出错，破坏栈帧结构，引发程序崩溃或逻辑异常。

3. 调试工具兼容性问题
   部分调试器、仿真器默认按照ARMv7-M的栈对齐规则解析栈帧，未对齐的栈会导致调试时无法正确回溯调用栈，或变量查看出现偏差，增加调试难度。

4. 架构迁移隐患
   若未来代码需要迁移到ARMv7-M架构（如Cortex-M3/M4），该架构强制要求栈在异常入口和函数调用时保持8字节对齐，未对齐的栈会直接触发硬件异常，届时需大量修改栈处理逻辑。

5. 编译器行为不确定性
   部分编译器的优化逻辑可能共享ARMv7-M的栈处理逻辑，极端情况下，栈未对齐可能导致编译器生成的代码出现不可预期的行为（如基于对齐假设的优化操作失效）。

注：gcc对Cortex-M0的变长数组做8字节对齐，是为了兼容通用ARM调用约定、规避上述潜在问题的保守实现，并非Cortex-M0硬件的强制要求。

内容的提问来源于stack exchange，提问作者Mark van der Wilk